传输速度的要求；同时，开发先进节点技术的时间和成本很难控制，该技术的成熟需要相当长的时间。摩尔定律已经变得不可持续。为了延续和超越摩尔定律，芯片立体堆叠式的三维硅通孔（TSV） 技术已成为人们关注的焦点。综述了TSV 结构及其制造工艺，并对业内典型的TSV应用技术进行了分析和总结。

　　芯片是信息社会发展的基石，在人工智能、高性能计算和5G/6G通信等关键领域发挥着重要的作用，作为数字经济中的“硬科技”，芯片发展正得到前所未有的重视。而人们对高速、高密度、小尺寸和多功能电子器件的需求推动了3D集成封装技术的发展。

　　3D 封装是将不同功能的芯片异质集成到一个封装体中，信号从芯片的正面传递到背面，实现了堆叠的多层芯片之间（如图像传感器MEMSRF、存储器）的信号传输，为高性能计算、AI等提供更小的封装尺寸、更高的互连密度和更好的性能[1]，3D 集成技术的应用与前景如图1所示。3D集成技术中芯片之间的互连方式主要有引线键合、球栅阵列和TSV，而使用TSV转接板进行3D集成已经在多款高端产品中得到应用。典型产品包括三星量产的基于TSV和微凸点互连的64 GBDRAM英特尔采用Foveros 3D 封装技术的Lakefield处理器。华天科技有限公司开发的硅基埋入扇出三维封装（eSinC）技术，通过重布线（RDL）和Via-LastTSV技术将不同工艺节点或不同功能的芯片集成到1个封装体中，可以实现三维异质异构集成封装。三星推出的3D 封装技术X-Cube 采用TSV 技术进行不同芯片之间的通信连接，可以将SRAM存储芯片堆叠到主芯片上方，减少芯片面积，提高集成度，采用该技术封装完成的芯片拥有更强大的性能以及更高的能效比。台积电提出的3D 系统级集成单芯片（SoIC）技术的凸点间距最小可达6 μm，是3D 封装的最前沿技术。显而易见，未来使用的电子产品中，采用TSV硅转接板进行3D集成的芯片封装比例会越来越高。目前用于三维互连与集成技术的TSV 直径约为5~10 μm，深宽比约为10∶1。与其他技术的发展方向相似，TSV的直径、间距、深度以及微凸点的尺寸和节距等关键尺寸亟需缩小。目前更小尺寸和更细节距的TSV 技术（如直径为1~3 μm）已在研发中，未来有望实现亚微米直径的TSV。量产的重布线技术中的最小线 μm，未来也会逐渐缩小到亚微米水平。缩小关键尺寸可以在提高集成密度的同时改善产品性能。

　　本文介绍并比较了Via-First、Via-Middle、Via-Last3种不同的TSV集成方案，针对TSV技术中的各个核心步骤做了详细的讲述，综述了硅通孔三维互连与集成技术在3D晶圆片级芯片规模封装（WLCSP）、3D扇出封装（FO）、2.5D CoWoS和3D IC 先进封装领域成功应用的范例，阐述当前技术现状并探讨存在的技术难点及未来发展趋势。

　　TSV 是1 种连接硅晶圆上、下两面并与硅基板和其他通孔绝缘的电信号互连结构。硅通孔的起源要追溯到1958 年William Shockley 申请的一项名为“半导体晶圆及其等效化方法”的专利，其目的是通过硅通孔将上、下2 片晶圆连接起来，如图2（a）所示[2]。根据TSV 的定义，可以知道TSV的基本结构主要包括穿透硅基板的导电填充物及与侧壁的绝缘层，如图2（b）所示。为了实现硅基板上下面的电气互连，同时还需要正面和背面的互连层，以实现信号的互连和再分布。

　　TSV 工艺流程包括多种方法，对于三维集成电路而言，TSV工艺分为Via-First、Via-Middle、Via-Last，其中Via-Last 又分为晶圆正面的后孔（Front SideVia-Last）及从晶圆背面的后孔（Back SideVia-Last）技术。Via-First型一般是指先在硅晶圆上加工TSV，然后再加工其他包括电路的器件，目前主要指TSV 转接板的制造，在TSV 制造之后不再加工有源器件，直接加工互连层；Via-Middle 型一般是指TSV 在器件加工与后道互连加工之间形成，是目前IC工厂主要采用的方案，很多机构将TSV 转接板的加工也归为Via-Middle型；Via-Last 是指TSV 在所有IC工厂工艺完成之后进行，可以由晶圆级封装工厂独立完成，是目前TSV产业化最为成熟的方案之一。图3描述了不同TSV工艺流程的步骤[3]。

　　Via-First工艺是指在器件结构制造之前先进行通孔结构制造的1种通孔工艺方法。晶圆上先形成通孔结构，并在孔内沉积高温电介质（热氧沉积或化学气相沉积），然后填充掺杂的多晶硅，最后通过化学机械抛光（CMP）去除多余的多晶硅。这种方法允许使用高温工艺来制造绝缘化的通孔（即高温SiO2钝化层）并填充通孔（即掺杂的多晶硅）[4]。由于多晶硅通孔的高电阻率，Via-First工艺并未被广泛用于有源器件晶圆。使用Via-First 工艺的图像传感器和微机电系统产品数量有限，对于这些应用，通孔尺寸较大（大于100 μm），因此掺杂多晶硅通孔的电阻是可以被接受的。

　　在Via-First 方法中，TSV 在晶圆的器件侧形成，然后进行键合和减薄处理。TSV可以在一开始就引入到器件流程中，这意味着热负载没有限制。Via-First工艺中掺杂了大量多晶硅，这让设备具有了在制造初期集成TSV的能力。多晶硅允许使用高热负载，这在高压情况下是一个主要优势，因为它允许使用热氧化物作为隔离材料。低电阻率是TSV填充材料的关键点之一，在后端中其他材料如钨也可以用于Via-First方法。

　　TSV 可以实现从有源侧到芯片背面的电连接，为其提供最短的互连路径，并为最终的3D 集成创造途径。TSV 可以在IC 制造过程的不同阶段实现，而Via-Middle 工艺应用在前端器件制造工艺（FEOL）之后、后端器件制造工艺（BEOL）之前，可以实现高质量、高可靠的三维互连。

　　Tezzaron 是最早提出Via-Middle方法的人之一，他演示了在FEOL 处理之后实现埋入式W-TSV触点，然后在BEOL中互连堆栈[5]。2006 年，BEYNE[6]提出了1 种使用铜TSV 的Via-Middle 方法和1种芯片到芯片或芯片到晶圆的堆叠方法，被大多数半导体公司作为三维集成流程的参考。2011年，IMEC在300 mm晶圆上推出了直径为5μm、深度为50 μm、深宽比为10∶1的符合行业标准的Via-Middle TSV 模块[7]。2016年，BEYNE[8]进一步提出了直径为5 μm、深度为50 μm 的TSV 三维集成技术，同时提出了1种用于预测设备应力影响的验证模型。多层三维模具堆叠组件如图4 所示，使用铜TSV 作为微凸点，将芯片热压键合（TCB）到模具正面的电镀微凸点上，并直接将其用于3D 芯片堆叠，可得到间距为20 μm、直径为5 μm、深度为50 μm的6层TSV堆叠组件。

　　Via-Middle工艺的主要步骤如图5所示。它由光刻、TSV 刻蚀、氧化层沉积、扩散阻挡层和种子层沉积、TSV 镀铜和铜退火、CMP 组成。该技术已应用在2.5D及3D封装等多种高端封装领域。Xilinx公司[9]将Via-Middle技术应用在FPGA产品上，制作了具有数千个节距为45 μm微凸点的硅中介层测试芯片。硅中介层厚度为100 μm，通过节距为180 μm 的C4 凸点安装在尺寸为42.5 mm×42.5mm 的基板上，优化了TSV 制造工艺步骤和安装在无铅微凸点TSV中介层上的大型逻辑芯片的组装工艺，以及元件在有机衬底上的组装方式，Xilinx 的FPGA 产品芯片剖面图如图6（a）所示。美光公司使用Via-Middle型硅通孔和复杂的键合封装技术构建DRAM和逻辑存储器堆栈，增加宽带，改善信号延迟，减小芯片尺寸[10]，美光公司HMC产品示例如图6（b）所示。SK 海力士公司通过Via-Middle工艺制备了8 GB 堆叠高带宽内存（HBM），通过在HBM DRAM 中配置直接存储端口和各种逻辑测试单元，存储器能够在Chip-on-Wafer（CoW）水平上执行TSV故障修复，大大提高了测试的可靠性[11]。

　　最常见的Via-Last TSV集成流程与Via-First TSV和Via-Middle TSV 集成流程类似，区别在于，Via-LastTSV 在键合晶圆平台上实现[12]，图7（a）为Via-Last 工艺流程图。首先将晶圆与玻璃进行临时键合及整面减薄，结合光刻工艺和干法刻蚀工艺制备直孔刻蚀形貌，接着采用化学气相沉积制备绝缘层，以及采用干法刻蚀完成氧化硅刻蚀，紧接着用物理气相沉积法沉积金属种子层，电镀填充硅通孔后，用化学机械抛光除去表面金属，随后沉积金属种子层、光刻线路、整面电镀、除去光阻和刻蚀金属种子层，从而形成线 个优点是RDL 线宽/ 线间距与Via-LastTSV 单点工艺无关，精细的RDL（2 μm/2 μm）仅受光刻工艺和湿法刻蚀工艺的限制。然而，在临时键合晶圆上进行CMP是本流程的一个挑战，文献[13]中有针对性的讨论和分析。一个挑战是CMP后晶圆边缘的铜残留物难以去除；另一个挑战是TSV 图案使临时键合晶圆上的CMP均匀性差。除此之外，其还存在制造成本相对较高的问题。

　　另一种Via-Last TSV 流程可以单步完成TSV 线（b）是此流程的工艺流程图。这一流程中形成金属种子层之前的流程与一般Via-LastTSV 一致；在形成金属种子层之后，对线路进行光刻、整面电镀、除去光阻和刻蚀金属种子层，一步形成线路。此流程工艺简单，成本低，但是RDL线宽、线间距的工艺能力有限（>

　　5 μm）。通常，TSV电镀铜时需要厚的金属种子层，因此，在电镀铜完成后需要进行较长时间的湿法蚀刻来消除种子层。除非能够实现对湿法蚀刻工艺的良好控制，否则在经过长时间湿法蚀刻后，当线 μm时，线路可能会塌陷。

　　另一种BEOL同样可以单步完成TSV 线（c）所示。首先将晶圆与玻璃进行临时键合及整面减薄，然后结合化学气相沉积法、光刻工艺和氧化硅刻蚀工艺制备具有线路图形的绝缘层，接着采用光刻工艺、干法氧化硅刻蚀和干法硅刻蚀制备直孔形貌，同时采用干法刻蚀完成氧化硅刻蚀，紧接着用物理气相沉积法沉积金属种子层，电镀填充硅通孔后用化学机械抛光消除表面金属，形成线路。这种集成流程可以实现非常细的线宽和线间距，但是成本可能很高。此外，这种Via-Last TSV 流程还面临临时键合晶圆上CMP不均匀的问题，因此需要对临时键合工艺进行优化[15]，需要特定的键合技术和键合胶来解决在CMP中观察到的问题。

　　还有一种替代CMP的TSV工艺流程，其具有以下优点：1）可实现精细的RDL线）不需要CMP 工艺，因此对临时键合技术和键合胶没有要求；3）CMP工艺被更便宜的湿法蚀刻工艺所取代，因此成本较低。这种无CMP 的流程与一般Via-Last TSV流程相似，其中CMP工艺被湿法蚀刻工艺所取代，详细流程如图7（d）所示。TSV深孔电镀后，由湿法蚀刻工艺取代CMP 消除铜覆盖层和铜/ 钛PVD种子层，然后进行铜退火，并形成RDL[16]。采用湿法蚀刻工艺代替CMP，工具和材料成本可降低约8%。这使其成为更具成本效益的Via-Last TSV 集成流程之一，与TSV 和RDL单步电镀流程相当。此外，因为用于RDL 电镀的铜种子层更薄，此种无CMP 的Via-Last TSV 集成流程还可以形成精细的铜RDL 线 μm）。

　　芯片制造流程中的相对位置，主流的TSV 工艺可分为Via-Middle 和Via-Last 2 条路线。Via-Middle 是目前主流IC 工厂加工TSV 选用的集成方案，主要应用于包括TSV 转接板和预埋TSV 的芯片。而在Via-Last型集成方案下，TSV 在所有芯片制造工艺之后进行，其可以从背面加工也可从正面加工，目前产业界主要是从背面加工TSV，与正面焊盘直接形成电互连通道。其最典型的产品应用是CMOS图像传感器（CIS）。

　　博世”工艺[20]。该工艺交替使用短步骤的六氟化硫（SF6）等离子体来快速且各向同性地消除硅、短步骤的八氟环丁烷（C4F8）等离子体沉积来保护侧壁。在用SF6进行下个刻蚀步骤的第一步时，聚合物层将在特征底部被移除。由于使用“F”自由基进行硅刻蚀，该工艺能提供非常高的刻蚀选择比和蚀刻速率。除了SF6和C4F8以外，硅刻蚀过程的因素如偏置比频率、压强、气流量、温度和占空比等参数，也会影响刻蚀形貌。

　　驱动器，有利于相对快速地完成硅刻蚀，制备垂直硅通孔；当然，如果制造过程过于激进，硅通孔的形貌会受到显著影响，出现明显缺陷。常见的硅刻蚀侧壁缺陷为粗糙度大、硅缺口（Notch）和“微草”，这些缺陷会直接影响TSV集成的电性表现。

　　在TSV中，粗糙的扇形轮廓会给后续的金属填充带来问题。轮廓角度和侧壁表面粗糙度在大多数应用中是非常重要的，硅刻蚀用于硅模具制造时，扇贝锯齿形轮廓会造成脱模困难，所以制备平滑的直孔形貌对于硅刻蚀应用非常重要。为了尽量减小直孔侧壁的扇形锯齿轮廓，制备垂直且光滑的通孔，有研究尝试在干刻蚀后用氢氧化钾（KOH）和异丙醇（IPA）进行湿刻蚀以促使表面平滑，降低侧壁粗糙度，但此工艺较复杂，没有被广泛应用。在干法刻蚀步骤中加入氧气也可以促使表面更光滑，但会降低刻蚀的选择性[21-22]。传统的刻蚀工艺配方会产生100~200 nm 的侧壁扇贝锯齿。对刻蚀过程进行优化，以牺牲侧壁轮廓角度为代价来减少钝化时间，侧壁纹波可达到10 nm左右，但是此时硅形貌属于斜孔。刻蚀速率随着深度的增加而降低（负载效应），沟槽侧壁上部的扇贝比下部的扇贝更深、间距更远，也就是说，表面粗糙度随着深度的增加而降低。因此，硅通孔刻蚀时，采用稳态一步法去完成第一部分刻蚀，然后采用时间复用法刻蚀到最终深度，以减少沟槽侧壁粗糙度。然而，用这种方法制成的TSV刻蚀形貌有2种工艺之间的明显过渡[23]，如图9所示。

　　扇贝锯齿轮廓与许多工艺参数相关。研究发现，在保持通孔垂直的前提下，当过程控制良好时，扇贝剖面上的峰谷距离可在50 nm 左右；同时发现功率与压力的比值对扇贝的形状有重大影响，二者比值越大，扇贝的外形越光滑；另外，合理使用C4F8沉积保护层可以有效降低侧壁粗糙度。为了抑制侧壁扇贝锯齿的产生，刻蚀和钝化周期通常只维持几秒钟（约3~5 s）。由于停留时间短，循环步骤会导致气体在转变过程中发生重叠和混合。人们认为，等离子体环境中的这种气体混合会促进副产物聚合。然而，这种气体的混合可能会使通过改变刻蚀和钝化周期控制轮廓变得困难。因此，有时在刻蚀和钝化步骤之间会引入第3个步骤以完全排出反应物气体。实践证明，添加第3步有利于控制刻蚀形貌。刻蚀轮廓随着沟槽深度或纵横比的变化而变化，解决这一问题的实用方法是创建1个多步骤工艺配方，根据深度改变偏置功率或直流偏置电压。直流偏置电压随着刻蚀步骤时间的变化可以改善整体轮廓，但不同步骤之间的轮廓可能存在明显的过渡，因此，增加更多的步骤或随时间不断变化的直流偏置电压可以获得更平滑的轮廓。

　　Notch缺口是直孔刻蚀中常见的现象，缺口指的是由于电荷积累在硅与下垫层的边界上产生的特殊横向刻蚀，它只发生在硅下面有介电层的地方。最初，在MEMS 制造的绝缘体结构上刻蚀硅时可以观察到Notch缺口，其中绝缘体层分布在晶圆的背面。在某些硅通孔应用中，刻蚀停止层通常是SiO2 或SiN，被用于防止冷却氦泄漏，但在晶圆刻蚀时可能会引入Notch缺口。当存在显著的微加载时，缺口会变得更加严重，由于加载效果需要适度的过度刻蚀，在刻蚀停止暴露后会继续刻蚀一段时间，以允许完全清除整个晶圆上的硅。防止产生过大缺口的第1种方法是在过刻蚀期间通过增加沉积步骤的长度来增加聚合物的厚度；第2种方法是增加离子刻蚀机的真空腔室压力，当压力增加时，离子能量降低，导致聚合物的溅射率低，从而减小了缺口的尺寸；还有一种方法是调整等离子刻蚀机的电极功率，将加载功率从连续式改为分段的间歇式或瞬时的脉冲式，当加载功率不连续时，在有功率段硅通孔内发生离子电荷反应，无功率段硅通孔内离子电荷消散，从而有效控制了硅通孔内的离子电荷，最终有效控制硅通孔的底部缺口。

　　耦合等离子体（ICP）功率和压力。当温度较低（-10 ℃）时，钝化层沉积速率高，刻蚀速率低，可能产生微草，而较高的温度有助于微草的清除。由于钝化层沉积程度的不同，微草也会受到特征尺寸或长宽比的影响。小开口孔型由于孔底较难沉积钝化层，发生微草的可能性较小；大开口孔型由于孔底容易沉积钝化层，极易发生微草现象。

　　除了侧壁缺陷以外，文献[24]报道了3种在TSV刻蚀过程中造成硅侧壁和表面缺陷的机制：第1 种是由于在钝化步骤和刻蚀步骤之间的过渡阶段残留的聚合气体的参与，形成的向下的表面缺陷；第2种是由于刻蚀剂攻击硅和侧壁聚合物之间的界面，形成的向上的表面缺陷（虽然侧壁聚合物的厚度足以保护硅表面，但如果不及时将刻蚀步骤切换到钝化步骤，则表面会不可能避免地产生缺陷）；第3种是通过硅各向同性刻蚀，由于不良的聚合物沉积或侧壁聚合物内部的空隙形成的海绵状表面缺陷。这3种表面缺陷被认为是影响TSV集成和封装可靠性问题的主要因素。

　　电流、不开裂、低应力和工艺温度相容性。TSV中金属与硅之间的电绝缘层的制备采用了不同的工艺。由于SiO2易于在硅表面沉积而被广泛用作绝缘体，许多氧化过程如热氧化、等离子体增强化学气相沉积（PECVD）和亚大气化学气相沉积（SACVD）已经被广泛研究。由于在低压和低沉积速率下分子平均自由程增加，热氧化工艺和SACVD工艺提供了非常高的步骤覆盖率和一致性。然而，这2种方法有一些明显的缺点。热氧化工艺在700~1 100 ℃高温下进行，台阶覆盖率100%，SACVD采用O3/TEOS在400℃下沉积SiO2，工艺温度比热氧化工艺稍低，台阶覆盖率大概50%，然而由于MEMS 和CMOS等器件中使用的材料之间的热膨胀系数不匹配，较高的温度可能导致额外的应力及损伤，无法采用高温工艺；另外，Via-Last TSV 使用临时键合技术，而临时胶的耐温性约为200℃；因此，热氧化工艺和SACVD工艺无法应用于Via-Last TSV 工艺中。另外，SACVD 工艺沉积SiO2的速率低，氧化膜通常存在拉伸应力，不利于器件的可靠性。PECVD TEOS 工艺可在低温（200 ℃）下进行，残余压应力小，沉积速率高，非常适合应用在via-last tsv 集成工艺中。因此，尽管pecvd teos膜的台阶覆盖率（10%~30%）相对较低，但仍被广泛应用于tsv 中介质绝缘层的制作[25-26]，pecvd teos 工艺sem图如图10所示。

　　微孔金属化实现器件的信号互连，是TSV 的核心技术之一。金属层一般由阻挡层、种子层和导电层组成，阻挡层用于阻挡线路金属与器件金属的相互扩散，避免金属扩散后发生分层；种子层是导电层的准备层，通过金属离子化及二次溅射等技术实现深孔上金属材料的连续覆盖，确保后续电镀工艺的有效进行；导电层是金属线路的电信号传导层。阻挡层和种子层的制作一般通过物理气相沉积或者电化学修饰技术实现，其中钛和钽为最常用的阻挡层材料，铜和铝为最常用的种子层，铜为最常用的导电层。硅通孔方向的种子层的厚度分布会有差异，影响硅通孔填充金属时电流密度的分布，进而影响硅通孔的填充效果[27-29]。

　　硅通孔的电镀铜填充有多种模式：理想的自底向上生长模式、等壁生长模式、蝴蝶结型生长模式和“V”型生长模式等。由于受电场在孔内分布和物质扩散能力的影响，一般情况下深孔开口处沉积速度较快，容易形成有孔洞的深孔填充。因此，在硅通孔电镀填充液里通常添加加速剂、、整平剂等来控制孔内各处沉积铜的速度，以实现硅通孔的无孔洞填充。也有学者研究在无添加剂的情况下利用脉冲电镀技术实现硅通孔的无孔洞填充[30-33]。

　　综上所述，TSV 刻蚀技术的难点是改善3种缺陷：扇贝、缺口和微草。TSV侧壁绝缘技术的关键点是控制沉积温度、加快沉积速率、提升侧壁覆盖率和降低成膜残余压应力。TSV微孔金属化技术的重点是阻挡层、种子层和导电层，需关注硅通孔内金属的填充效果。TSV刻蚀技术、TSV侧壁绝缘技术和TSV微孔金属化技术是TSV技术的3大核心，直接影响着TSV技术实际应用中的电性能和可靠性表现。

　　传感器的晶圆级芯片封装（WLCSP），因此，带有三维立体硅通孔技术的晶圆级芯片封装也常被称为三维晶圆级芯片封装技术（3D WLCSP）[34]，利用高密度硅通孔技术实现影像传感器与外部信号的互连。

　　一种影像传感器的封装工艺流程如图11 所示。先以光玻璃为原材料，根据不同器件的感光区差别和芯片尺寸差别，制备不同的空腔玻璃，然后将空腔玻璃与晶圆进行压合。通过研磨或干法刻蚀对硅基进行减薄，先通过光刻和刻蚀制作出硅基结构，再制备钝化层，打开金属Pad 后重布线路、包裹阻焊剂、制备锡球，最后切割成单颗芯片[35]。针对特殊的

　　光学要求会使用特殊玻璃，或者在硅基表面的部分区域（对应于影像传感器的感光区域）制备1 层红外遮挡层（IR-Block）。

　　晶圆键合是一项成熟的工艺，其中，玻璃作为原材料，用光刻技术在玻璃上制备空腔，用滚筒上胶或丝网印刷的方式使得键合胶均匀分布在玻璃空腔的表面，再将玻璃空腔与晶圆进行压合，最终使芯片的感光区被玻璃空腔保护起来。影像传感器的玻璃载板一般使用光玻璃，当透光率要求较高时会使用增透镀膜玻璃，包括单面镀膜和双面镀膜2种类型。

　　为了实现硅通孔，先将晶圆研磨减薄到要求的厚度，再通过刻蚀方式进一步减薄并消除表面应力。非键合类硅基一般只需研磨减薄，但键合类晶圆在研磨后需要用干法刻蚀消除应力，而干法刻蚀厚度要根据芯片的空腔比来确定。通过光刻方式将晶圆表面整面盖住，曝光显影出图形，然后通过干法等离子刻蚀工艺刻蚀出硅结构。

　　在重布线之前，采用PECVD 工艺沉积SiO2作为第一层钝化层。由于键合胶的耐热性较差以及键合空腔的存在，直接限制了PECVD 工艺的温度条件，因此，CIS封装一般采用低温PECVD工艺。在重布线之前，采用光刻胶作为第二层钝化层，可以增加绝缘效果。钝化胶采用喷胶的方式实现，在有结构的硅表面形成钝化层，再通过曝光、显影将芯片Pad 位置打开，由于孔有一定的深度，钝化层的开口根据硅基深度和Pad开口进行设计。

　　在钝化胶形成后，用氧化层刻蚀方法将芯片Pad上层的氧化层刻蚀干净（将Pad 打开），再采用金属RDL的方式将芯片的信号引出。先通过物理气相沉积在晶圆上沉积一层种子层，再整面电镀一层金属铜，之后光刻出线路，光刻可采取喷涂或者旋涂方式，喷涂方式更稳定，作业效果更好。光刻之后，刻蚀金属形成线路，然后镀上镍和金，形成金属保护层。

　　2018年，华天科技基于硅基扇出型封装（eSiFO）技术推出三维系统集成技术eSinC。eSinC技术也可称为3D FO三维扇出系统级封装技术，是在硅基扇出型封装技术的基础上，利用高密度TSV 形成上下芯片信号互联传输的技术。该技术成功集成了多芯片嵌入、临时键合、RDL布线、高深宽比TSV 和芯片三维堆叠等关键工艺。

　　嵌入式芯片之间的电信号互联。eSinC 技术不仅可以在单个封装内实现多芯片的互连，还可以实现不同封装之间的互连。

　　Bosch刻蚀工艺在硅表面形成空腔。空腔的长度和宽度由嵌入的芯片尺寸决定，通过工艺优化，总厚度变化可以控制在5 μm 之内。在空腔形成过程中，腔内底部凸点是不被允许的，因为会造成芯片的倾斜或裂纹。通过PECVD工艺在表面沉积氧化层，作为RDL与硅载体之间的绝缘层。通过优化氧化膜的应力来控制重构晶圆的翘曲。

　　eSinC 背面制造工艺流程主要包括临时键合、形成TSV、RDL布线以及形成锡球。通过Bosch刻蚀工艺获得目标TSV 以形成电性互连，优化PECVD 工艺使得氧化层覆盖率达到一定标准，从而避免氧化层沉积缺陷引起的漏电问题。干膜填孔技术进一步改善了晶圆表面平整度，起到保护晶圆表面的作用；通过光刻、电镀等工艺形成RDL多层线路并形成锡球用于电性号输出。最后通过激光解键合技术将玻璃解离切割后得到eSinC成品。

　　ASIC和内存芯片的异构集成，多年来已在许多产品中得到应用。2.5D 封装的主要特点是有硅中介层，通过其中的TSV 连接异构IC芯片（如GPU和HBM）和构建基板。如图14所示，芯片模块由ASIC/ 逻辑模组、HBM、硅中介层、微铜柱、中介层背面铜柱、下填料和成型化合物组成。2.5D 封装有多种工艺流程。对性能持续增强的需求需要更大的中介层面积，以便能够与更多的ASIC 芯片和HBM结合。然而，当中介层尺寸增加时，材料的CTE错配引起的芯片模块翘曲不容易控制。业界已经研究了其热翘曲行为和相应的解决方案，以提高在基板上黏贴大型模压中介层的倒装工艺的良率和可靠性。

　　在2.5D封装中，采用TSV 有以下优势：1）能提供更短的电路连接，大幅提高信号的传输速度；2）能实现高密度、高深宽比连接，拥有更多的信号通道；3）能替代效率低下的引线键合方式，使信号传输速度更快、功耗更少，并保证传递功率的一致性；4）能使高密度堆叠成为可能，拥有更高的封装密度，有效降低成本。

　　2012 年，基于TSV 和硅转接板技术，台积电开发了名为“CoWoS”的2.5D 先进封装技术。其采用一种TSV/RDL中介系统，整个封装由1块无源硅中介层、TSV、RDL和没有TSV的芯片组成。这块包含TSV的无源硅中介层用于支持高性能、高密度、细间距芯片，其RDL用于芯片之间的横向通信，如图15所示。

　　Altera/TSMC设计和制造的样品。无源中介层中有45 μm 间距的二十多万个微凸点和至少0.4μm 间距的4层RDL（3个铜大马士革层和1个铝层）。CoWoS技术目前已经大量应用在CPU、GPU、AI加速器、FPGA等高端芯片封装上[39]。

　　3D 集成是将薄芯片与TSV 和微凸块堆叠在一起，而3D硅集成是将薄晶圆/芯片单独与TSV 堆叠，即无凸点键合。与3D IC集成相比，3D硅集成的优点是：1）更好的电气性能；2）更低的功耗；3）更小的尺寸；4）更轻的质量；5）更高的产量。3D IC/硅集成最有力的支持者是1965 年诺贝尔物理学奖得主理查德·费曼。他在1985年的演讲《未来的计算机器》中提到：计算能力的另一个改进方向是使物理机器三维化，而不是全部放在芯片表面上。这可以分阶段完成，而不是一次性完成———你可以有几层，然后随着时间的推移增加更多的层。

　　DDR4）被划分并被分割成芯粒（Chiplet），例如CPU被分割成1 个大CPU 和4 个小CPU，如图17 所示。这些芯粒通过CoW工艺面对面地堆叠在有源TSV 中介层上，芯粒与逻辑芯片的互连方式为微凸点，芯片与封装基板之间的互连方式是C4 凸点，封装基板与PCB之间的互连方式是焊球，最终封装形成PoP结构。

　　芯片技术。可以看出，SoIC 与3D IC 的关键区别在于SoIC是无凸点的，并且芯粒之间的互连是铜-铜混合键合。SoIC的组装工艺可以是Wafer-on-Wafer （WoW）、CoW 或Chip-on-Chip（CoC）的混合键合。

　　SoIC芯片是垂直混合键合的，倒装芯片是二维并排组装的。SoIC技术具有比倒装芯片技术更好的电气性能，如图18（b）所示。可以看出，采用SoIC技术的插入损耗几乎为零，远小于采用倒装芯片技术的插入损耗。图18（c）显示了不同封装技术的凸点密度，如倒装芯片、2.5D/3D IC、SoIC 和SoIC+等。可以看出，SoIC可以以极高的密度达到超细间距，且没有来自细间距倒装芯片组装的可靠性问题。

　　电容、电感，实现芯片的低功耗、高速通信，增加带宽和实现器件集成的小型化。3D WLCSP、3D FO技术、2.5D封装技术、3D IC 技术无一不是对TSV 技术运用的升级与革新。

　　在后摩尔时代，随着芯片制程工艺逐渐逼近物理尺寸极限，3D封装正成为提升芯片集成度和性能的重要技术路线。硅通孔三维互连技术是实现3D 封装的重要技术。本文报道了硅通孔三维互连技术的核心工艺以及基于TSV形成的众多先进封装集成技术。形成TSV主要有Via-First、Via-Middle、Via-Last 3大技术路线。TSV 硅刻蚀、TSV 侧壁钝化、TSV 电镀等工艺是TSV技术的核心，是决定TSV性能的关键。本文还介绍了TSV 技术在3D WLCSP、3D FO、2.5D 封装和3DIC等先进封装领域的具体应用。人工

　　智能时代的到来对芯片封装提出了更高的要求。TSV技术已成为人工智能、高性能计算及智能驾驶等领域飞速发展必不可少的重要基石。

　　模型，可以更加直观地了解物体的形状和尺寸信息，避免传统测量方法的误差和繁琐操作，从而提高生产效率和质量。

　　服务 /

　　是一种强大的工具，可用于呈现复杂的数据和概念，使人们能够更直观地理解信息。在当今数字化时代，

　　模型可以更加全面、准确地记录古建筑的损伤情况，并辅助修复工作的设计和实施。例如，通过对模型进行测

　　在古建筑保护中的应用 /

　　扫描助力园区改造公园 /

　　扫描建模 /

　　解析 /

　　模型怎样制作 /

　　材料的电子器件展现出巨大潜力，这些材料具有极低的刚度和几乎为零的内应力，或许能够完全摆脱传统刚性

　　的发展历程 /

　　（TSV，Through Silicon Via）是通过在芯片和芯片之间、晶圆和晶圆之间制作垂直导通，实现芯片之间